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期刊號: CN32-1800/TM| ISSN1007-3175

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基于變電站過程層裝置電壓并列切換優(yōu)化設計

來源:電工電氣發(fā)布時間:2025-05-28 08:28瀏覽次數(shù):5

基于變電站過程層裝置電壓并列切換優(yōu)化設計

徐宏,孫常勝,秦妙華,李曉斌
(東方電子股份有限公司,山東 煙臺 264000)
 
    摘 要:針對目前變電站過程層裝置電壓并列及切換功能的處理方式復雜低效,且具有過分依賴 CPU 處理性能的局限性,提出了一種電壓并列及切換的優(yōu)化設計方法。該方法可充分發(fā)揮現(xiàn)場可編程門陣列(FPGA)資源的能力,有效減輕 CPU 的工作負擔,不僅給出了二進制邏輯判斷方法,而且簡化了 CPU 與 FPGA 交互流程,提高了采樣值(SV)發(fā)送報文時效性及穩(wěn)定性。通過在采集執(zhí)行單元裝置上進行對比驗證,該優(yōu)化設計方法滿足功能要求,整個處理過程實時、可靠,并有效降低了 CPU 運行負荷以及 SV 發(fā)送報文離散度值,在實際應用中具有可行性。
    關鍵詞: 電壓并列;電壓切換;采樣值;功能設計
    中圖分類號:TM76     文獻標識碼:A     文章編號:1007-3175(2025)05-0028-10
 
Optimal Design of Voltage Parallel and Switch Based on
Substation Process Layer Device
 
XU Hong, SUN Chang-sheng, QIN Miao-hua, LI Xiao-bin
(Dongfang Electronics Co., Ltd, Yantai 264000, China)
 
    Abstract: At present, the processing methods of voltage parallel and switching functions of process layer devices in substations are complex and inefficient, and it has the limitation of relying too much on CPU processing performance. On this basis, this paper puts forward an optimal design method of voltage parallel and switch, which can give full play to the ability of field programmable gate array(FPGA) resources,effectively reduce the workload of CPU, not only propose a binary logic judgment method, but also simplify the interaction process between CPU and FPGA, and improve the timeliness and stability of sampled values (SV) sending messages. Finally, by contrast verification on the acquisition execution unit device, the results shows that the optimized design method meets the functional requirements, the whole processing process is real-time and reliable, and the CPU running load and the message dispersion value sent by SV are effectively reduced,the improved design method is feasible in practical application.
    Key words: voltage parallel; voltage switch; sampled values; functional design
 
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